*Modul 2 Percobaan 1 Kondisi 12*
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=0, B1=1, B2= X, B3= X , B4=0, B5= X, B6= Clock
2. Gambar Rangkaian Simulasi
[Kembali]
3. Video Simulasi [Kembali]
4. Prinsip Kerja
[Kembali]
Percobaan 1 Kondisi 12
Dapat terlihat untuk kaki High SPDT terhubung ke Vcc dan kaki Low SPDT terhubung ke Ground. Dapat terlihat arus mengalir dari Vcc ke B1 dimana berlogika 1 dan diteruskan ke kaki input S (Set) sehingga inputnya berlogika 1. Pada B2, B3, B5 dalam kondisi yang tidak mempengaruhi (Don't Care), namun untuk kesesuaian pada tabel kebenaran maka diberi input 1 yang lalu di inversekan active low menjadi 0. Pada kaki CLK diberi sinyal clock. CLK memiliki aktif low, yang mana dia akan mengganti hasil output saat berlogika 1 ke 0. R dan S merupakan aktif low yang mana akan aktif bila berlogika 0 atau dihubungkan ke ground. Akan tetapi Pada rangkaian, R tidak aktif karna berlogika 1 namun S aktif karena berlogika 0, sehingga output yang terbaca tidak sesuai dengan tabel kebenaran pada rangkaian dikarenakan input R & S lebih prioritas daripada input lainnya
Pada bagian D flip flop juga mengalami kondisi yang sama dengan tabel kebenaran pada rangkaian, dimana aktifnya salah satu ataupun kedua input dari R dan S mengakibatkan input D dan clock tidak mempengaruhi output rangkaian.
5. Link Download
[Kembali]
- Download HTML [klik disini]
- Download Rangkaian Simulasi [klik disini]
- Download Video Simulasi [klik disini]
- Download Datasheet ic 74LS112A [klik disini]
- Download Datasheet ic 7474 [klik disini]
Tidak ada komentar:
Posting Komentar